摘要：详细讨论了在高速ＰＣＢ设计中最常见的公共时钟同步（ＣＯＭＭＯＮ ＣＬＯＣＫ）和源同步（ＳＯＵＲＣＥ ＳＹＮＣＨＲＯＮＯＵＳ）电路的时序分析方法，并结合宽带网交换机设计实例在ＣＡＤＥＮＣＥ仿真软件平台上进行了信号完整性仿真及时序仿真，得出用于指导ＰＣＢ布局、布线约束规则的过程及思路。实践证实在高速设计中进行正确的时序分析及仿真对保证高速ＰＣＢ设计的质量和速度十分必要。
在网络通讯领域，ＡＴＭ交换机、核心路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率不断提高，相应处理器的工作频率也越来越高；数据、语音、图像的传输速度已经远远高于５００Ｍｂｐｓ，数百兆乃至数吉的背板也越来越普遍。数字系统速度的提高意味着信号的升降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。当信号的互连延迟大于边沿信号翻转时间的２０％时，板上的信号导线就会呈现出传输线效应，这样的设计就成为高速设计。高速问题的出现给硬件设计带来了更大的挑战，有许多从逻辑角度看来正确的设计，如果在实际ＰＣＢ设计中处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通信领域更加明显。专家预测，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的８０％甚至更多。高速问题已成为系统设计能否成功的重要因素之一。
因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序，系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得苛刻时，无论事先对系统原理理解得多么透彻，任何忽略和简化都可能给系统带来严重的后果。在高速设计中，时序问题的影响更为关键，本文将专门讨论高速设计中的时序分析及其仿真策略。
１ 公共时钟同步的时序分析及仿真
在高速数字电路中，数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱。在低速系统中，互连延迟和振铃等现象都可忽略不计，因为在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中，边沿速率加快、系统时钟速率上升，信号在器件之间的传输时间以及同步准备时间都缩短，传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变，再加上信号延时不匹配等因素，都会影响芯片的建立和保持时间，导致芯片无法正确收发数据、系统无法正常工作。
所谓公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器（ＣＬＯＣＫ ＢＵＦＦＥＲ）发出同相时钟的作用下，完成数据的发送和接收。图１所示为一个典型的公共时钟同步数据收发工作示意图。图１中，晶振ＣＲＹＳＴＡＬ产生输出信号ＣＬＫ＿ＩＮ到达时钟分配器ＣＬＯＣＫ ＢＵＦＦＥＲ，经ＣＬＯＣＫ ＢＵＦＦＥＲ分配缓冲后发出两路同相时钟，一路是ＣＬＫＢ，用于ＤＲＩＶＥＲ的数据输出；另一路是ＣＬＫＡ，用于采样锁存由ＤＲＩＶＥＲ发往ＲＥＣＥＩＶＥＲ的数据。时钟ＣＬＫＢ经Ｔｆｌｔ＿ＣＬＫＢ一段飞行时间（ＦＬＩＧＨＴ ＴＩＭＥ）后到达ＤＲＩＶＥＲ，ＤＲＩＶＥＲ内部数据由ＣＬＫＢ锁存经过ＴＣＯ＿ＤＡＴＡ时间后出现在ＤＲＩＶＥＲ的输出端口上，输出的数据然后再经过一段飞行时间Ｔｆｌｔ＿ＤＡＴＡ到达ＲＥＣＥＩＶＥＲ的输入端口；在ＲＥＣＥＩＶＥＲ的输入端口上，利用ＣＬＯＣＫ ＢＵＦＦＥＲ产生的另一个时钟ＣＬＫＡ（经过的延时就是ＣＬＫＡ时钟飞行时间，即Ｔｆｌｔ＿ＣＬＫＡ）采样锁存这批来自ＤＲＩＶＥＲ的数据，从而完成ＣＯＭＭＯＮ ＣＬＯＣＫ一个时钟周期的数据传送过程。
以上过程表明，到达ＲＥＣＥＩＶＥＲ的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满足的两个必要条件：①ＲＥＣＥＩＶＥＲ输入端的数据一般都有所要求的建立时间Ｔｓｅｔｕｐ，它表示数据有效必须先于时钟有效的最小时间值，数据信号到达输入端的时间应该足够早于时钟信号，由此可得出建立时间所满足的不等式；②为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，ＣＬＫＡ的延时必须小于数据的无效时间（ＩＮＶＡＬＩＤ），由此可得出保持时间所满足的不等式。
１．１ 数据建立时间的时序分析
由第一个条件可知，数据信号必须先于时钟ＣＬＫＡ到达接收端，才能正确地锁存数据。在公共时钟总线中，第一个时钟周期的作用是将数据锁存到ＤＲＩＶＥＲ的输出端，第二个时钟周期则将数据锁存到ＲＥＣＥＩＶＥＲ的内部，这意味着数据信号到达ＲＥＣＥＩＶＥＲ输入端的时间应该足够早于时钟信号ＣＬＫＡ。为了满足这一条件，必须确定时钟和数据信号到达ＲＥＣＥＩＶＥＲ的延时并保证满足接收端建立时间的要求，任何比需要的建立时间多出来的时间量即为建立时间时序余量Ｔｍａｒｇｉｎ。在图１的时序图中，所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时，在下面的箭头线路表示从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时，在上面的箭头线路表示接收时钟ＣＬＫＡ的总延时。从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时为：
ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ
接收时钟ＣＬＫＡ下一个周期的总延时为：
ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＹＣＬＥ＋ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ
要满足数据的建立时间则必须有：
ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０
展开并考虑时钟的抖动Ｔｊｉｔｔｅｒ等因素整理后得到：
ＴＣＹＣＬＥ＋(ＴＣＯ＿ＣＬＫＡ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＢ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ)－ＴＣＯ＿ＤＡＴＡ＿ＭＡＸ－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｊｉｔｔｅｒ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０ （１）
式（１）中ＴＣＹＣＬＥ为时钟的一个时钟周期；第一个括号内是时钟芯片ＣＬＯＣＫ ＢＵＦＦＥＲ输出时钟ＣＬＫＡ、ＣＬＫＢ之间的最大相位差，即手册上称的ｏｕｔｐｕｔ－ｏｕｔｐｕｔ ｓｋｅｗ；第二个括号内则是ＣＬＯＣＫ ＢＵＦＦＥＲ芯片输出的两个时钟ＣＬＫＡ、ＣＬＫＢ分别到达ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延时差。式（１）中ＴＣＯ＿ＤＡＴＡ是指在一定的测试负载和测试条件下，从时钟触发开始到数据出现在输出端口并到达测试电压Ｖｍｅａｓ（或ＶＲＥＦ）阈值的时间间隔，ＴＣＯ＿ＤＡＴＡ的大小与芯片内部逻辑延时、缓冲器ＯＵＴＰＵＴ ＢＵＦＦＥＲ特性、输出负载情况都有直接关系，ＴＣＯ可在芯片数据手册中查得。
由公式（１）可知，可调部分实际只有两项：Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ。单从满足建立时间而言，Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ应尽可能大，而Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ则要尽可能小。实质上，就是要求接收时钟来得晚一点，数据来得早一点。
１．２ 数据保持时间的时序分析
为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间。在公共时钟总线中，接收端缓冲器利用第二个时钟边沿锁存数据，同时在驱动端把下一个数据锁存到数据发送端。因此为了满足接收端保持时间，必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中，这就要求接收时钟ＣＬＫＡ的延时要小于接收数据信号的延时。由图１中的时序关系图中，可以得到时钟ＣＬＫＡ的延时：
ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ
而数据延时：
ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ
若要满足数据的保持时间，则必须有：
ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０
展开、整理并考虑时钟抖动Ｔｊｉｔｔｅｒ等因素，可得如下关系：
(ＴＣＯ＿ＣＬＫＢ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＡ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ)＋ＴＣＯ＿ＤＡＴＡ＿ＭＩＮ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ－Ｔｊｉｔｔｅｒ＞０２
式（２）中，第一个括号内仍然是时钟芯片ＣＬＯＣＫ ＢＵＦＦＥＲ输出时钟之间的最大相位差；第二个括号内继续可以理解为时钟芯片输出的两个时钟ＣＬＫＡ、ＣＬＫＢ分别到达ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延时差；要满足数据的保持时间，实际可调整的部分也只有两项，即Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ。单从满足保持时间的角度而言，Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ应尽可能大，而Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ则要尽可能小。也就是说，若欲满足保持时间，就要使接收时钟早点来，而数据则要晚点无效（ｉｎｖａｌｉｄ）。
为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足（１）式和（２）式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０（后文将对这两个等式的假设产生的时序偏差进行考虑），然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中ＧＬＩＮＫ总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，（１）和（２）式分别变为：
１．５－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｍａｒｇｉｎ＞０
０．５＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｍａｒｇｉｎ＞０
在不等式提示下，结合ＰＣＢ布局实际，确定Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＜１．１；Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＞－０．１，剩下０．４ｎｓ的余量分配给了两个时钟的时差和Ｔｍａｒｇｉｎ。在ＳＰＥＣＣＴＲＡＱＵＥＳＴ中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构（共１２种组合）进行全扫描仿真，得到Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＝１．０８２５ Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＝－０．０８３５００４，符合确定的１．１和
－０．１的范围指标。由此可以得出ＧＬＩＮＫ总线数据线的约束规则：①匹配电阻到发送端的延时不应大于０．１ｎｓ；
②数据线必须以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间。有了上述的约束规则就可以指导布线了。
下面再考虑硬性规定Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０带来的影响。事先约束发送时钟和接收时钟完全等长（在实际操作中以０．０２ｎｓ进行匹配）在ＣＡＤＥＮＣＥ环境下，进行时钟仿真，得到结果：｜Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ｜＜０．２和｜Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ｜＜０．２。可见留给Ｔｍａｒｇｉｎ的余量为０．２ｎｓ。
最终的仿真结果是：① 匹配电阻到发送端的延时不应大于０．１ｎｓ；②数据线以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间；③发送时钟和接收时钟以０．０２ｎｓ匹配等长；④Ｔｍａｒｇｉｎ＝０．２ｎｓ。有了上述拓扑结构样板和约束规则就可以将ＳＰＥＣＣＴＲＡＱＵＥＳＴ或ＡＬＬＥＧＲＯ导入到ＣＯＮＳＴＲＡＩＮＳ ＭＡＮＡＧＥＲ中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。
图3 仿真波形
２ 源同步时序关系及仿真实例
所谓源同步就是指时钟选通信号ＣＬＫ由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图２所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：
建立时间：Ｔｖｂ＿ｍｉｎ＋(Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ)－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０
保持时间：Ｔｖａ＿ｍｉｎ＋(Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ)－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０
其中，Ｔｖｂ为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效；Ｔｖａ为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间；其他参量含义同前。下面以通信电路中很常见的ＴＢＩ接口为例介绍源同步时序分析及仿真过程。ＴＢＩ接口主要包括发送时钟和１０ｂｉｔ的发送数据、两个接收时钟和１０ｂｉｔ接收数据。ＲＢＣ０、ＲＢＣ１为两个接收时钟，在千兆以太网中，这两个时钟频率为６２．５ＭＨｚ，相差为１８０°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：
２．５＋Ｔｆｌｔ＿ｃｌｋ ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ－１－Ｔｍａｒｇｉｎ＞０
１．５＋Ｔｆｌｔ＿ｄａｔａ＿＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ－０．５－Ｔｍａｒｇｉｎ＞０
仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为
１．５－Ｔｍａｒｇｉｎ＞０
１－Ｔｍａｒｇｉｎ＞０
可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长（以０．０２ｎｓ匹配为例），仍有０．３ｎｓ的差别，即，
Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ＜０．３
Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ＿ｍａｘ＜０．３
取Ｔｍａｒｇｉｎ＝０．５ｎｓ得到时钟和数据的匹配为０．２ｎｓ，即数据和时钟的长度匹配不应超过０．２ｎｓ。
在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图３是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。
在公共时钟同步中，数据的发送和接收必须在一个时钟周期内完成。同时器件的延时和ＰＣＢ走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于２００ＭＨｚ～３００ＭＨｚ的传输速率，高于这个速率的传输，一般应引入源同步技术。源同步技术工作在相对的时钟系统下，采用数据和时钟并行传输，传输速率主要由数据和时钟信号间的时差决定，这样可以使系统达到更高的传输速率。笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析及其仿真，大大缩短了产品的设计周期，通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题，充分保证了设计的质量和设计速度，真正做到了ＰＣＢ板的一次通过。主板和子卡板目前已经通过调试，并顺利转产。 |
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